星载BX1750A芯片抗单粒子翻转性能评估

用软件包和FOM方法分别计算了BX1750A芯片在三种太阳同步轨道以及不同宇宙环境下的单粒子翻转率。根据器件及单片机系统在轨单粒子翻转率与“零翻转”可靠度的关系，量化地评估了该芯片及所属系统应用于不同飞行任务时的抗单粒子翻转(SEU)性能。分析结果表明，BX1750A芯片抗单粒子效应的性能较高，可作为低太阳同步轨道3年或5年寿命卫星关键计算机系统的选用芯片。同时为确保系统SEU零失效，有必要采取软件和其他加固措施。     

存储系统中两级纠错编码方案设计与验证

针对恶劣空间环境设计了一种两级存储编码方案，以应对航天系统中存储单元发生多个单粒子翻转（SEU）错误的问题。方案设计的主要思想是根据简单低纠错编码组合出高容错编码，通过编码组合，使用字间编码来纠正字内编码无法纠正的错误，从而使存储系统更加可靠；对两级编码方案提出若干优化策略，以提高编解码性能，使得两级冗余编码效率接近于原始字内编码。实验结果表明，提出的两级冗余编码方案能够较好解决存储系统中发生多个单粒子翻转错误的问题。即与单一的字内编码相比，两级纠错编码方案能够大大降低星上存储系统出现不可修复的概率，保证了星上存储系统的可靠运行。     

质子引发的单粒子翻转率估算的研究

根据质子单粒子翻转事件的物理本质,及空间高能质子环境特性,给出了一种基于重离子单粒子翻转实验数据基础之上的估算质子引发的单粒子翻转的方法.利用这种方法计算了几种器件的翻转情况,与地面模拟实验及飞行观测结果符合得非常好.      

Y7H─500型飞机高速特性适航试飞

根据民用飞机在投入营运之前，要按飞机适航标准进行适航取证试飞的要求，对Ｙ７Ｈ－５００型飞机进行了高速特性适航试飞验证。简要介绍了试验机概况、试飞方法和测试技术；讨论了Ｙ７Ｈ－５００型飞机的高速特性。试验结果表明，Ｙ７Ｈ－５００型飞机的高速特性符合ＣＣＡＲ－２５部要求。     

临近空间大气中子诱发电子器件单粒子翻转 数值仿真研究

大气中子作为临近空间主要的辐射粒子,能够诱发电子器件发生单粒子翻转效应,严重威胁着临近空间飞行器安全、可靠地工作。文章研究了临近空间大气中子在不同时间、经度、纬度、高度下的能谱,计算了静态存储器（SRAM）中的IMS1601芯片在不同能量各向同性的中子入射下的翻转截面,在国内首次计算出任意两个临近空间位置上飞行器的IMS1601芯片的翻转率,并且对计算结果进行了验证。     

空间轨道单粒子翻转率预估方法研究

系统分析了国外单粒子翻转率预估方法，提出了一种适合国内现状的单粒子翻转率预估方法，计算了五个典型轨道上的单粒子翻转率和轨道翻转系数，为评价半导体器件抗单粒子效应的能力提供了依据。     

BRAM存储器EDAC容错技术可靠性分析

SRAM型FPGA内部高密度BRAM存储模块作为用户存储资源,在空间运行中易受单粒子翻转效应影响,造成用户数据失效,EDAC技术被广泛采用作为其容错手段.对于商用型SRAM - FPGA,编码/解码模块可靠性对EDAC容错技术有效性具有很大影响,因此本文在考虑编码/解码模块可靠性影响情况下,对商用SRAM - FPGA...     

空间辐射环境引起在轨卫星故障分析与加固对策

文章对卫星由于空间辐射环境导致的在轨故障进行了统计;对某卫星数传综合处理器在轨单粒子翻转故障的现象、机理和措施等进行了分析;根据在轨故障案例、实际工程经验和仿真分析,从硬件和软件两方面提出了具体的降低单粒子效应的多种抗辐射加固设计方法,以延长卫星在轨工作寿命。     

视频处理芯片ADV212单粒子翻转影响分析及故障预案

ANALOG DEVICES公司生产的ADV212可以实现JPEG2000静止图像压缩编码的集成运算,由于其为工业级COMS器件,若用在空间领域,属于单粒子效应的影响对象.文章针对此器件的内部结构和特性,具体分析了其在发生单粒子翻转时所受到的影响,并针对不同的错误类型提出对应的解决措施,形成完整的故障预案.     

Multi-objective evolutionary design of selective triple modular redundancy systems against SEUs

To improve the reliability of spaceborne electronic systems,a fault-tolerant strategy of selective triple modular redundancy(STMR)based on multi-objective optimization and evolvable hardware(EHW)against single-event upsets(SEUs)for circuits implemented on field programmable gate arrays(FPGAs)based on static random access memory(SRAM)is presented in this paper.Various topologies of circuit with the same functionality are evolved using EHW firstly.Then the SEU-sensitive gates of each circuit are identified using signal probabilities of all the lines in it,and each circuit is hardened against SEUs by selectively applying triple modular redundancy(TMR)to these SEU-sensitive gates.Afterward,each circuit hardened has been evaluated by SEU Simulation,and the multi-objective optimization technology is introduced to optimize the area overhead and the number of functional errors of all the circuits.The proposed fault-tolerant strategy is tested on four circuits from microelectronics center of North Carolina(MCNC)benchmark suite.The experimental results show that it can generate innovative trade-off solutions to compromise between hardware resource consumption and system reliability.The maximum savings in the area overhead of the STMR circuit over the full TMR design is 58%with the same SEU immunity.